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アナログデジタル変換器

国内特許コード	P180015212
整理番号	1703-14P060JP,(S2015-1988-N33)
掲載日	2018年8月2日
出願番号	特願2017-535324
出願日	平成28年8月3日(2016.8.3)
国際出願番号	JP2016072724
国際公開番号	WO2017029984
国際出願日	平成28年8月3日(2016.8.3)
国際公開日	平成29年2月23日(2017.2.23)
優先権データ	特願2015-162086 (2015.8.19) JP
発明者	大畠賢一
出願人	国立大学法人鹿児島大学
発明の名称	アナログデジタル変換器
発明の概要	トラックアンドホールド回路（１１）によりサンプリングされたアナログ入力信号の入力電位と互いに異なる参照電位とを複数の比較器により比較してデジタル信号の上位側の所定のビット数の値を決定する並列型ＡＤ変換器（１２）と、トラックアンドホールド回路によりサンプリングされたアナログ入力信号の入力電位を一定の速度で低下させていき、並列型ＡＤ変換器で決定した値に対応する参照電位と等しくなるまでの時間をデジタル値に変換してデジタル信号の残りの下位側の値を決定するシングルスロープ型ＡＤ変換器（１３）とを組み合わせてＡＤ変換を行うようにして、シングルスロープ型ＡＤ変換器のビット数を低減し、小面積及び低消費電力で、かつ高速なＡＤ変換を可能にする。
従来技術、競合技術の概要	アナログ信号をデジタル信号に変換するアナログデジタル変換器（ＡＤ変換器）の１つにシングルスロープ型ＡＤ変換器がある（例えば、非特許文献１、２参照）。シングルスロープ型ＡＤ変換器は、小面積、低消費電力のＡＤ変換器であるが、変換速度が遅いという欠点がある。このため、従来、シングルスロープ型ＡＤ変換器の用途は、イメージセンサ等に限られていた。図９Ａは、シングルスロープ型ＡＤ変換器の構成例を示す図であり、図９Ｂは、シングルスロープ型ＡＤ変換器の動作原理を示す図である。図９Ａに示すシングルスロープ型ＡＤ変換器は、トラックアンドホールド（track and hold：ＴＨ）回路９１、比較器９２、ランプ回路（ＲＡＭＰ）９３、及び時間－デジタル変換器（time to digital converter：ＴＤＣ）９４を有する。トラックアンドホールド回路９１は、クロック信号ＣＫによってオン／オフ制御されアナログ入力信号ＶＩＮを伝達するスイッチＳＷ９１と、スイッチＳＷ９１を介して伝達されたアナログ入力信号ＶＩＮを保持する保持容量Ｃ９１とを有する。比較器９２は、入力電位Ｖ_samと参照電位Ｖｒｅｆとを比較し、その比較結果に応じた信号Ｓ９１を出力する。入力電位Ｖ_samは、トラックアンドホールド回路９１により入力及び保持されたアナログ入力信号ＶＩＮに応じた電位であり、ＡＤ変換動作における比較期間にはランプ回路９３によって一定の速度で低下していく。ランプ回路９３は、スイッチＳＷ９２と、スイッチＳＷ９２を介して入力電位Ｖ_samの入力ノードに接続される電流源ＩＳ９１とを有する。ランプ回路９３は、ＡＤ変換処理の比較動作時に、スイッチＳＷ９２がオンとなって電流源ＩＳ９１が入力電位Ｖ_samの入力ノードに接続され、入力電位Ｖ_samを一定の速度で低下させる。時間－デジタル変換器９４は、比較器９２から出力される信号Ｓ９１により示される時間差をデジタル値に変換し、デジタル信号ＤＯＵＴとして出力する。図９Ａに示したシングルスロープ型ＡＤ変換器は、図９Ｂに一例を示すように、クロック信号ＣＫがハイレベルである時刻Ｔ９１～Ｔ９２にて、入力されるアナログ入力信号ＶＩＮをトラックアンドホールド回路９１によりサンプリングする。トラックアンドホールド回路９１でアナログ入力信号ＶＩＮをサンプリングした後、時刻Ｔ９３からＡＤ変換処理の比較動作を開始し、サンプリングされたアナログ入力信号ＶＩＮに応じた入力電位Ｖ_samをランプ回路９３で一定の速度で低下させる。ＡＤ変換処理の比較動作において、アナログ入力信号ＶＩＮに応じた入力電位Ｖ_samをランプ回路９３により低下させ始めた時（比較動作の開始時）に比較器９２から出力される信号Ｓ９１は、入力電位Ｖ_samが参照電位Ｖｒｅｆより高いのでハイレベルである（時刻Ｔ９３）。その後、入力電位Ｖ_samが低下していき、入力電位Ｖ_samと参照電位Ｖｒｅｆが等しくなると、比較器９２から出力される信号Ｓ９１は、ローレベルとなる（時刻Ｔ９４）。入力電位Ｖ_samをランプ回路９３により低下させ始めてから、入力電位Ｖ_samと参照電位Ｖｒｅｆが等しくなるまで、すなわち比較器９２から出力される信号Ｓ９１がハイレベルである時刻Ｔ９３～Ｔ９４の時間ｔ_samを時間－デジタル変換器９４でデジタル値に変換する。時間ｔ_samは、ＡＤ変換処理の比較動作の開始時においてトラックアンドホールド回路９１に保持されているアナログ入力信号ＶＩＮに応じた電位Ｖｓに比例するため、時間－デジタル変換器９４の出力はアナログ入力信号ＶＩＮのＡＤ変換結果となる。このようにして、時刻Ｔ９１～Ｔ９２においてサンプリングされたアナログ入力信号ＶＩＮをＡＤ変換して得られたデジタル値ＤＯＵＴ２がデジタル信号ＤＯＵＴとして出力される。なお、デジタル値ＤＯＵＴ１は、１つ前にサンプリングされたアナログ入力信号ＶＩＮのＡＤ変換結果である。図９Ａに示したシングルスロープ型ＡＤ変換器において、時間－デジタル変換器９４のビット数をｎ（出力値が０～（２ⁿ－１））とし時間分解能をΔｔとすると、時間ｔ_samの最大値ｔ_sam（ｍａｘ）は２ⁿΔｔと表せる。例えば、１０ビットのデジタル信号に変換するシングルスロープ型ＡＤ変換器を作ることを考えると、時間分解能Δｔが１００ｐｓである場合、時間ｔ_sam（ｍａｘ）は１０２．４ｎｓとなる。ＡＤ変換器における入力信号のサンプリング周期Ｔｓは、トラック期間ｔ_trと時間ｔ_sam（ｍａｘ）とを合わせた時間に略等しいので、ＡＤ変換器のサンプリング周波数は１０ＭＨｚ以下になってしまう。このように、シングルスロープ型ＡＤ変換器は、構成部品が少なく回路面積や消費電力が小さいものの、変換時間が精度（ビット数）に対して指数関数的に増加するために高速化することが困難であった。
産業上の利用分野	本発明は、アナログデジタル変換器（ＡＤ変換器）に関する。
特許請求の範囲	【請求項1】入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とするアナログデジタル変換器。【請求項2】前記シングルスロープ型アナログデジタル変換器は、前記アナログ入力信号に応じた前記入力電位を低下させ始めてから、前記並列型アナログデジタル変換器が有する前記複数の比較器の出力のうちの何れか１つの出力が遷移するまでの時間を、前記参照電位と等しくなるまでの時間とすることを特徴とする請求項１記載のアナログデジタル変換器。【請求項3】入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、サンプリングされた前記アナログ入力信号に応じた入力電位を一定の速度で低下させるランプ回路と、前記入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器と、前記ランプ回路によって前記入力電位を低下させているときに、前記複数の比較器の出力のうちで最も早く遷移した出力を検出し、検出結果に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する検出回路と、前記ランプ回路によって前記入力電位を低下させ始めてから、前記検出回路が前記最も早く遷移した出力を検出するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間－デジタル変換器とを有することを特徴とするアナログデジタル変換器。【請求項4】複数の前記参照電位のうちの第１の参照電位が入力される前記比較器に、前記第１の参照電位とは異なる、前記複数の参照電位のうちの第２の参照電位を、前記入力電位に変えて入力するためのスイッチと、前記比較器に入力される前記第２の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間－デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項３記載のアナログデジタル変換器。【請求項5】前記検出回路は、前記複数の比較器のうちの対応する前記比較器の出力が入力され、入力される前記比較器の出力が遷移したときに出力が遷移する複数の第１のフリップフロップと、前記第１のフリップフロップの出力を用いて前記デジタル信号の上位側の値に係る論理演算を行う演算回路と、前記複数の第１のフリップフロップの出力のうちの何れか１つの出力が遷移したときに前記演算回路の出力を取り込んで保持する複数の第２のフリップフロップとを有することを特徴とする請求項３記載のアナログデジタル変換器。【請求項6】複数の前記参照電位のうちの第１の参照電位が入力される前記比較器に、前記第１の参照電位とは異なる、前記複数の参照電位のうちの第２の参照電位を、前記入力電位に変えて入力するためのスイッチと、前記比較器に入力される前記第２の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間－デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項５記載のアナログデジタル変換器。【請求項7】前記参照電位は、一定の電位差で高くなるように設定されていることを特徴とする請求項１～６の何れか１項に記載のアナログデジタル変換器。【請求項8】入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる第１の参照電位が入力され、前記入力電位と前記第１の参照電位とを比較する複数の第１の比較器と、前記複数の第１の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定するエンコーダと、決定された前記デジタル信号の上位側の値に対応する電位を前記入力電位から減じた残差成分を発生させる残差発生回路と、前記残差成分及び第２の参照電位が入力され、前記残差成分と前記第２の参照電位とを比較する第２の比較器と、前記第２の比較器に入力される前記残差成分を一定の速度で低下させるランプ回路と、前記ランプ回路によって前記残差成分を低下させ始めてから、前記第２の比較器の出力が遷移するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間－デジタル変換器とを有することを特徴とするアナログデジタル変換器。【請求項9】前記第１の比較器は、クロック信号に同期して入力を取り込み比較する離散時間比較器であり、前記第２の比較器は、入力の比較を常時行う連続時間比較器であることを特徴とする請求項８記載のアナログデジタル変換器。【請求項10】前記残差発生回路は、前記エンコーダの出力をデジタルアナログ変換し、決定された前記デジタル信号の上位側の値に対応する電位を出力するデジタルアナログ変換器と、前記入力電位から前記デジタルアナログ変換器が出力する電位を減算する減算器とを有することを特徴とする請求項９記載のアナログデジタル変換器。【請求項11】前記残差発生回路は、前記アナログ入力信号及び前記エンコーダの出力が入力され、前記アナログ入力信号に応じた入力電位から前記デジタル信号の上位側の値に対応する電位を減じた残差成分を出力する容量型デジタルアナログ変換器であることを特徴とする請求項９記載のアナログデジタル変換器。
国際特許分類(IPC)	H03M 1/14 各ステップが同じかまたは異なる変換手段を持ち，１ビットより多く出力するステップごとの変換 H03M 1/36 同時にのみ行うもの，すなわち．並列形 H03M 1/44 アナログ信号の値に変化させる直列接続段における逐次比較によるもの
Fターム	5J022AA06 並列比較型Ａ／Ｄ 5J022AA08 充放電回数型 5J022AA15 直列接続型 5J022BA05 高速化 5J022BA06 小型・集積・低消費電力化 5J022CA10 サンプル・ホールド（サンプリング）回路 5J022CB02 分圧・レベル調整回路 5J022CD03 エンコーダ・デコーダ 5J022CE05 カウンタ 5J022CF01 比較器（一致回路） 5J022CF03 積分器（ランプ電圧発生）
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