アナログデジタル変換器

• 特願2012-128031 (2012.6.5) JP

• 大畠 賢一

• 国立大学法人鹿児島大学

図６Ａは、並列型アナログデジタル変換器（ＡＤ変換器）の構成例を示す図である。図６Ａには、入力されたアナログ入力信号をｎビット（ｎは自然数）のデジタル信号ＤＯ［ｎ－１：０］に変換する並列型ＡＤ変換器（フラッシュＡＤ変換器）を示している。図６Ａにおいて、Ｒ０～Ｒｍ（ｍ＝２ⁿ－１）は抵抗であり、ＣＭＰ１～ＣＭＰｍは比較器（コンパレータ）であり、ＥＮＣはエンコーダである。

抵抗Ｒ０～Ｒｍは、低電位側の基準電圧Ｖ_Bが供給される電源端子と高電位側の基準電圧Ｖ_Tが供給される電源端子との間に、抵抗Ｒ０、Ｒ１、Ｒ２、・・・、Ｒ（ｍ－３）、Ｒ（ｍ－２）、Ｒ（ｍ－１）、Ｒｍの順で直列に接続される。ｉ＝１～ｍの整数として、抵抗Ｒ（ｉ－１）と抵抗Ｒｉとの接続点ＲＥＦ＜ｉ＞の電位が、比較基準電位ＶＲＥＦ＜ｉ＞として比較器ＣＭＰ１～ＣＭＰｍに入力される。すなわち、抵抗Ｒ０～Ｒｍからなる抵抗ラダー回路は、電圧Ｖ_Bと電圧Ｖ_Tの間を抵抗分圧することで比較基準電位ＶＲＥＦ＜ｉ＞を生成して比較器ＣＭＰ１～ＣＭＰｍに供給する。

比較器ＣＭＰｉは、入力端子ＩＮＰから入力されるアナログ入力信号ＶＩＮＰ、及び入力端子ＩＮＮから入力されるアナログ入力信号ＶＩＮＮが入力される。また、比較器ＣＭＰｉには、抵抗ラダー回路の接続点ＲＥＦ＜ｉ＞の電位である比較基準電位ＶＲＥＦ＜ｉ＞、及び抵抗ラダー回路の接続点ＲＥＦ＜ｍ－ｉ＋１＞の電位である比較基準電位ＶＲＥＦ＜ｍ－ｉ＋１＞が入力される。比較器ＣＭＰｉは、比較基準電位ＶＲＥＦ＜ｉ＞とアナログ入力信号ＶＩＮＰの差（差電圧）、及び比較基準電位ＶＲＥＦ＜ｍ－ｉ＋１＞とアナログ入力信号ＶＩＮＮの差（差電圧）を比較し、その比較結果を出力する。エンコーダＥＮＣは、各比較器ＣＭＰｉの比較結果が入力され、それらをエンコードしてデジタル信号ＤＯ［ｎ－１：０］に変換し出力する。

前述の並列型ＡＤ変換器は、比較器を並列に動作させて、アナログ入力信号と複数の比較基準電位との比較を並列に実行することで、高速にＡＤ変換を行うことが可能である。その反面、例えばｎビット並列型ＡＤ変換器（全ビットフラッシュＡＤ変換器）の場合には（２ⁿ－１）個の比較器が必要となり、消費電力が大きくなる。しかし、近年、比較器の低電力化が進み、並列型ＡＤ変換器の消費電力において抵抗ラダー回路での消費電力が大きな割合を占めるようになってきている。

ここで、図６Ａに示したような並列型ＡＤ変換器では、比較器ＣＭＰ１～ＣＭＰｍに比較基準電位ＶＲＥＦ＜ｉ＞を供給する、抵抗Ｒ０～Ｒｍからなる抵抗ラダー回路は重要な要素回路であり、抵抗ラダー回路の精度が並列型ＡＤ変換器全体の精度に影響を及ぼす。抵抗ラダー回路の精度を劣化させる要因の一つに比較器ＣＭＰ１～ＣＭＰｍからの雑音がある。比較器ＣＭＰ１～ＣＭＰｍが動作する過程で発生する雑音電流Ｉｎにより、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞が変動し、例えば図６ＢにおいてＬＶ６１に示す理想の比較基準電位に対して、ＬＶ６２に示すように比較基準電位が変動する。この雑音電流Ｉｎによる比較基準電位ＶＲＥＦ＜ｉ＞の変動は、ＡＤ変換における変換誤差を増大させ、並列型ＡＤ変換器の精度を劣化させる。従来においては、抵抗ラダー回路のバイアス電流Ｉｂｉａｓを雑音電流Ｉｎよりも十分大きく設定し、雑音電流Ｉｎによる影響を非常に小さくすることで、並列型ＡＤ変換器の精度が劣化するのを抑制していた。

スイッチトキャパシタ積分回路を備えるＡＤ変換器において、回路の形成面積の増加を抑制しつつ、スイッチング動作に起因して発生するキックバックノイズの影響を抑制する技術が提案されている（特許文献１参照）。

しかし、前述のように並列型ＡＤ変換器の精度劣化を抑制するために、抵抗ラダー回路のバイアス電流Ｉｂｉａｓを雑音電流Ｉｎよりも十分大きく設定すると、抵抗ラダー回路での消費電力が増加するという問題があった。

本発明は、アナログデジタル変換器（ＡＤ変換器）に関する。

• H03M   1/36      同時にのみ行うもの，すなわち．並列形
• H03M   1/10      較正または試験

• 5J022AA06 並列比較型Ａ／Ｄ
• 5J022BA01 高精度化
• 5J022CB02 分圧・レベル調整回路
• 5J022CB03 補償バイアス発生回路
• 5J022CB06 加減算制御
• 5J022CD03 エンコーダ・デコーダ
• 5J022CF01 比較器（一致回路）
• 5J022CF04 電流源